近年來，隨著計算機、數字網絡、電視技術的飛速發展，人們對高質量電視圖像的需求不斷增加，我國廣播電視事業得到快速發展和快速發展。 四年前推出的數字電視衛星廣播，現已形成相當規模。 數字錄像、數字特效、非線性編輯系統、虛擬演播室、數字轉播車、網絡硬盤陣列、機器人數字播放系統等先後進入央視和省市電視台。 標準高清數字電視SDTV/HDTV已被列為國家重大科研產業項目，並在中央廣播電視塔進行試點播出。 當前，我國數字電視節目製作和數字電視地面廣播深入推進，“十一五”將是我國數字電視全面轉型的準備期和轉型的重要階段。廣播電視系統從模擬到數字。
本設計正是為了應對這一趨勢，滿足市場對多通道ASI/SDI數字視頻信號光傳輸設備的巨大需求。 它是一種利用時分複用技術在一根光纖中同時傳輸兩路ASI/SDI數字視頻信號的光傳輸設備。 該設計可為以後開發更多高速異步數字信號光傳輸設備打下堅實的基礎。
一、系統實施方案
ASI/SDI串行信號經過均衡電路重新整形，轉換為一組差分信號； 然後通過時鐘恢復電路提取信號中的時鐘，用於下一次信號的譯碼和同步。 串行高速信號經過譯碼電路後，轉換為並行低速信號，為下一次電複用過程做準備； 最後，異步信號通過FIFO電路的調整與本地電複用時鐘同步，從而實現本地電複用。 然後通過光模塊的電/光轉換傳輸到接收端。 接收端接收到信號後，經過一系列逆轉換電路，還原出原來的ASI/SDI串行信號，完成整個傳輸過程。
在本設計中，ASI/SDI信號的電複用技術是整個技術環節的關鍵。 由於項目中功率復用所需的ASI/SDI信號速率非常高，標準速率達到270Mbit/s，且不是同源信號復用，直接復用信號困難且不經濟，需要先恢復。 每個信號的時鐘將高速串行信號轉換為低速並行信號，然後通過FIFO芯片電路調整每個信號的時鐘節拍，實現與本地時鐘的同步，然後通過多路復用兩個電信號可編程芯片，進而實現時分複用傳輸。 只有經過這一系列的信號處理程序，才能在接收端實現平滑的解復用過程，這也是設計的主要技術點。
此外，電複用的鎖定也是一個問題。 信號通道越多，速度越高，越難鎖定，對PCB板佈局的技術要求也越高。 這個問題可以通過合理放置各種元件、科學過濾雜波等多種處理方式很好地解決。
2.硬件電路
在這個設計中，主要使用了美國國家半導體最新的強大而穩定的數字視頻芯片組。 解碼及串並轉換芯片為CLC011； 編碼及並/串轉換芯片為CLC020； 時鐘恢復芯片為LMH0046； 自適應線纜均衡芯片為CLC014； CPLD芯片是萊迪思的LC4256V； FIFO芯片是IDT的IDT72V2105。
電路處理過程中的均衡部分如圖2所示。 從圖2中可以看出，單端輸入的ASI/SDI串行信號經過均衡電路後經過整形，轉換為一組差分信號，即為後續的時鐘恢復過程做好準備。 通過均衡電路後，信號質量大大提高，輸入輸出信號波形對比如圖3所示。
圖2 平衡部分電路處理過程
圖3 均衡電路波形比較
時鐘恢復部分電路處理流程如圖4所示，從圖4可以看出，芯片工作模式設置正確，本地提供27M時鐘供時鐘恢復芯片使用，平衡高速度差分信號輸入芯片，經過芯片處理後恢復串行信號中的時鐘信號，供後面電路解碼部分使用。 同時，該芯片還可以支持高清信號的時鐘恢復。
圖4 時鐘恢復部分電路處理過程
電路解碼部分的流程如圖5所示。從圖5可以看出，時鐘恢復芯片恢復的串行時鐘和串行數據輸入到解碼芯片，經過串/並轉換後，10位輸出並行數據和27M並行時鐘，為後面的FIFO電路準備時鐘調整使用。 各工作模式信號時序圖如圖6所示。
圖5 解碼部分電路處理過程
圖6 各模式信號時序圖
電路處理過程的FIFO部分如圖7所示，其中讀時鐘使用編碼電路恢復的27M並行時鐘，寫時鐘使用本地27M時鐘。 通過 FIFO 的 10 位並行信號通過調整與本地時鐘同步，為後續輸入到 CPLD 進行電複用做準備。 CPLD的電複用流程如下，其中2BP-S為複用流程，2BS-P為解復用流程。
圖7 FIFO部分電路處理流程
2BP-S的架構原理圖是
信號接地：std_logic := '0';
信號 vcc: std_logic := '1';
信號 N_25：std_logic；
信號 N_12：std_logic；
信號 N_13：std_logic；
信號 N_15：std_logic；
信號 N_16：std_logic；
信號 N_17：std_logic；
信號 N_21：std_logic；
信號 N_22：std_logic；
信號 N_23：std_logic；
信號 N_24：std_logic；
開始
I30：G_D端口映射（CLK=>N_25，D=>N_13，Q=>N_22）；
I29：G_D端口映射（CLK=>N_25，D=>N_16，Q=>N_23）；
I34：G_OUTPUT 端口映射（I=>N_22，O=>Q0）；
I33：G_OUTPUT 端口映射（I=>N_23，O=>Q1）；
I2：G_INPUT 端口映射（I=>CLK，O=>N_25）；
I7：G_INPUT 端口映射（I=>A，O=>N_12）；
I8：G_INPUT 端口映射（I=>LD，O=>N_21）；
I6：G_INPUT 端口映射（I=>B，O=>N_15）；
I12：G_2OR 端口映射（A=>N_17，B=>N_24，Y=>N_16）；
I16：G_2AND1 端口映射（AN=>N_21，B=>N_22，Y=>N_24）；
I21：G_2AND 端口映射（A=>N_21，B=>N_12，Y=>N_13）；
I20：G_2AND 端口映射（A=>N_21，B=>N_15，Y=>N_17）；
結束原理圖；
2BS-P的架構原理圖是
信號接地：std_logic := '0';
信號 vcc: std_logic := '1';
信號 N_5：std_logic；
信號 N_1：std_logic；
信號 N_3：std_logic；
信號 N_4：std_logic；
開始
I8：G_OUTPUT 端口映射（I=>N_4，O=>Q0）；
I1：G_OUTPUT 端口映射（I=>N_5，O=>Q1）；
I2：G_INPUT 端口映射（I=>CLK，O=>N_3）；
I3：G_INPUT 端口映射（I=>SIN，O=>N_1）；
I7：G_D端口映射（CLK=>N_3，D=>N_4，Q=>N_5）；
I4：G_D端口映射（CLK=>N_3，D=>N_1，Q=>N_4）；
結束原理圖；
電路處理過程的編碼部分如圖8所示。接收光模塊接收到數據後，通過CPLD的解復用程序恢復並行數據和同步時鐘，然後通過CPLD恢復原始高速串行信號。編碼芯片電路，經過線纜驅動芯片的驅動，最終由傳輸設備輸出。 完成整個轉移過程。 其中，編碼電路部分的信號序列如圖9所示。
圖8 電路處理過程代碼部分
圖9 編碼電路信號時序圖
3. 結束語
基於CPLD的異步ASI/SDI信號電複用光傳輸設備的設計採用了最新的ASI/SDI信號電複用/解復用技術，可實現兩路信號的時分複用傳輸，替代了以往的波分複用技術基於多路異步信號傳輸方式，大大節省了生產成本，進一步提高了產品的市場競爭力。
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